zynq中一个中断程序分析
发表于：11/01/2019 , 关键词： Zynq
本文通过分析一个中断例程来了解zynq中断执行过程
总结五个面试中经常会遇到的FPGA基本概念
发表于：11/01/2019 , 关键词： FPGA
什么是Setup 和Holdup时间？什么是竞争与冒险现象？解决办法？如何解决亚稳态？说说静态、动态时序模拟的优缺点、用VERILOG写一段代码，实现消除一个glitch。
verilog的时钟分频与时钟使能
发表于：11/01/2019 , 关键词： Verilog
时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。
解决跨时钟域问题的三大方法
发表于：11/01/2019 , 关键词： FPGA设计
在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。
【视频】XDF 2019 主题演讲：Vitis 统一软件平台介绍
发表于：10/31/2019 , 关键词： Vitis 软件平台, XDF 2019
Xilinx 数据中心业务部执行副总裁兼总经理 Salil Raje 深入谈论全新 Vitis 统一软件平台。 之后，来自 IBM 和 Micron 的嘉宾加入 Salil，共同讨论了如何在数据中心及其他领域使用 Vitis 和 Vitis AI。
由浅入深：Python 中如何实现自动导入缺失的库？
发表于：10/30/2019 , 关键词： python
在写 Python 项目的时候，我们可能经常会遇到导入模块失败的错误：ImportError: No module named 'xxx'或者ModuleNotFoundError: No module named 'xxx'。
2019 XDF 亚洲站启航在即！
发表于：10/30/2019 , 关键词： XDF 2019
赛灵思开发者大会（XDF）是每年一度由赛灵思举办的全球范围的技术盛会，针对软件开发者与系统设计者，为大家提供一个深度交流以及学习前沿信息的开放平台。数以千计的赛灵思技术工程师与专家会携广大合作伙伴以及行业领导者为您带来最新的技术解决方案与灵感洞察，旨在帮助您在具体行业应用或系统设计领域获得新的突破！
第二届进口博览会最后冲刺！高科技看点先赌为快
发表于：10/30/2019 , 关键词： 进口博览会
中国国际进口博览会由中华人民共和国商务部、上海市人民政府主办，旨在坚定支持贸易自由化和经济全球化、主动向世界开放市场。作为全球领先的半导体领导企业，业界首推自适应计算架构，FPGA/SoC/ACAP 的发明者，赛灵思公司（Xilinx）依然如约出席这一全球盛会，并一如既往地将最先进的技术带给大家。
VerilogHDL可综合设计的注意事项
发表于：10/29/2019 , 关键词： Verilog-HDL
组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
